THIẾT KẾ KHỐI TĂNG TỐC ĐỒNG BỘ DỮ LIỆU TỪ MÁY THU SỐ TRÊN NỀN TẢNG FPGA
132 lượt xemTừ khóa:
FPGA; FPGA-based accelerator; Parallel processing; Pipelined architecture.Tóm tắt
Hiện nay, mật độ tích hợp trên các vi mạch số đã đạt đến hàng tỷ transistor trên một chip đơn, cho phép tạo ra những thiết bị phần cứng chuyên dụng nhằm tăng tốc cho các bài toán xử lý, phân tích và tìm kiếm dữ liệu lớn. Bài toán xử lý dữ liệu lớn thu được từ các máy thu số thường gặp các vấn đề như tạp nhiễu và sai lệch pha, dẫn đến phải phân tích và sắp xếp lại chúng theo trật tự để thuận tiện cho các giai đoạn xử lý tiếp theo. Công việc này nếu thực hiện trên phần mềm thường kém hiệu quả do tốc độ xử lý không đáp ứng được yêu cầu. Bài báo đề xuất một thiết kế cho bộ tăng tốc tìm kiếm và xử lý từ luồng dữ liệu lớn nhận từ các máy thu thông tin số, sử dụng kết hợp kỹ thuật xử lý song song và phương pháp đường ống. Tiếp đó, tiến hành đánh giá các yếu tố ảnh hưởng đến tốc độ tìm kiếm và tài nguyên sử dụng để đưa ra giải pháp thiết kế tối ưu. Chúng tôi đã thực thi thiết kế trên mạch FPGA Kintex 7-XC7K325T áp dụng cho bài toán tìm kiếm song song dữ liệu có độ dài mẫu 128 bit, sử dụng tối đa 512 khối so sánh ở tần số xung nhịp 100 MHz và các kiểu điều chế PSK và QAM. Kết quả thực thi trên phần cứng nhanh gấp khoảng 945 lần so với thực thi trên phần mềm với giá trị băng thông đạt được khoảng 800 Mbps.
Tài liệu tham khảo
[1]. Tien Manh Nguyen, “Phase-Ambiguity Resolution for QPSK Modulation Systems,” JPL Publication 89-4 (1989).
[2]. Sadchenko, O. Kushnirenko, “QPSK-Modulation Modem Invariant to the Rotation of the Signal Constellation Plane”, Electrical, Control and Communication Engineering, vol. 14, no. 2 (2018), pp. 149–156.
[3]. E. Kabalci et al, “Modelling and Analysis of a Power Line Communication System With QPSK Modem for Renewable Smart Grids”, International Journal of Electrical Power & Energy Systems, vol. 34, no. 1, pp. 19–28, Jan. 2012.
[4]. M. Mukesh et al, “QPSK Modulator and Demodulator Using FPGA for SDR,” International. Journal of Engineering Research and Applications, vol. 4, no. 4 (2014), pp. 394–397.
[5]. N. F. Huang et al, “A GPU-based Multiple-Pattern Matching Algorithm for Network Intrusion Detection Systems,” Proc. 22nd International Conference on Advanced Information Networking and Applications (AINA) (2008), pp. 62–67.
[6]. T. N. Thinh et al, “A FPGA-based deep packet inspection engine for Network Intrusion Detection System,” 9th International Conference on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology, Phetchaburi (2012), pp. 1-4.
[7]. Fiessler et al, “HyPaFilter+: Enhanced Hybrid Packet Filtering Using Hardware Assisted Classification and Header Space Analysis,” IEEE/ACM Transactions on Networking, Vol. 25 (2017), pp. 3655-3669.
[8]. F. Wang et al, “Research on Regular Expression Data Packet Matching Algorithm Based on Three State Content Addressable Memory,” International Journal of Simulation - Systems, Science and Technology, Vol. 16 (5A) (2015), pp. 8.1-8.5.
[9]. R. Clark et al, “A hardware platform for network intrusion detection and prevention”, Proc. of Workshop on Network Processors and Applications (2005), pp. 136–145.
[10]. P. Benácek et al, “P4-to-VHDL: Automatic Generation of 100 Gbps Packet Parsers,” Proc. IEEE 24th Annual International Symposium on Field-Programmable Custom Computing Machines (2016).
